El embalaje avanzado es uno de los aspectos tecnológicos más destacados de la era "Más que Moore".A medida que los chips se vuelven cada vez más difíciles y costosos de miniaturizar en cada nodo de proceso, los ingenieros están colocando múltiples chips en paquetes avanzados para que ya no tengan que luchar para reducirlos.Este artículo proporciona una breve introducción a 10 de los términos más comunes utilizados en tecnología de embalaje avanzada.
Paquetes 2.5D
El paquete 2.5D es un avance de la tecnología tradicional de empaquetado de circuitos integrados 2D, que permite una utilización más fina del espacio y las líneas.En un paquete 2,5D, los troqueles desnudos se apilan o se colocan uno al lado del otro sobre una capa intercaladora con vías de silicio (TSV).La base, o capa intermediaria, proporciona conectividad entre los chips.
El paquete 2.5D se utiliza normalmente para ASIC, FPGA, GPU y cubos de memoria de alta gama.En 2008, Xilinx dividió sus FPGA grandes en cuatro chips más pequeños con mayores rendimientos y los conectó a la capa intermediaria de silicio.Así nacieron los paquetes 2.5D que finalmente se utilizaron ampliamente para la integración de procesadores de memoria de gran ancho de banda (HBM).
Diagrama de un paquete 2.5D
embalaje 3D
En un paquete de circuitos integrados 3D, los chips lógicos se apilan juntos o con los chips de almacenamiento, lo que elimina la necesidad de construir grandes sistemas en chips (SoC).Los troqueles están conectados entre sí mediante una capa intermediaria activa, mientras que los paquetes de circuitos integrados 2,5D utilizan protuberancias conductoras o TSV para apilar componentes en la capa intermediaria, los paquetes de circuitos integrados 3D conectan múltiples capas de obleas de silicio a componentes que utilizan TSV.
La tecnología TSV es la tecnología clave para los paquetes de circuitos integrados 2,5D y 3D, y la industria de semiconductores ha estado utilizando la tecnología de HBM para producir chips DRAM en paquetes de circuitos integrados 3D.
Una vista transversal del paquete 3D muestra que la interconexión vertical entre chips de silicio se logra a través de TSV de cobre metálico.
chiplet
Los chiplets son otra forma de empaquetado de circuitos integrados 3D que permite la integración heterogénea de componentes CMOS y no CMOS.En otras palabras, son SoC más pequeños, también llamados chiplets, en lugar de SoC grandes en un paquete.
Dividir un SoC grande en chips cada vez más pequeños ofrece mayores rendimientos y menores costos que un solo chip.Los chiplets permiten a los diseñadores aprovechar una amplia gama de IP sin tener que considerar qué nodo de proceso usar y qué tecnología usar para fabricarlo.Pueden utilizar una amplia gama de materiales, incluidos silicio, vidrio y laminados para fabricar el chip.
Los sistemas basados en chiplets se componen de múltiples chiplets en una capa intermedia
Paquetes de distribución
En un paquete Fan Out, la “conexión” se ventila en la superficie del chip para proporcionar más E/S externas.Utiliza un material de moldeo epoxi (EMC) que está completamente integrado en la matriz, lo que elimina la necesidad de procesos como el choque de obleas, el fundente, el montaje de chips invertidos, la limpieza, la pulverización del fondo y el curado.Por tanto, tampoco se requiere ninguna capa intermediaria, lo que facilita mucho la integración heterogénea.
La tecnología Fan-out ofrece un paquete más pequeño con más E/S que otros tipos de paquetes, y en 2016 fue la estrella tecnológica cuando Apple pudo utilizar la tecnología de empaquetado de TSMC para integrar su procesador de aplicaciones de 16 nm y DRAM móvil en un solo paquete para iPhone. 7.
Embalaje en abanico
Empaquetado a nivel de oblea en abanico (FOWLP)
La tecnología FOWLP es una mejora del empaquetado a nivel de oblea (WLP) que proporciona más conexiones externas para chips de silicio.Implica incrustar el chip en un material de moldeo epoxi y luego construir una capa de redistribución de alta densidad (RDL) en la superficie de la oblea y aplicar bolas de soldadura para formar una oblea reconstituida.
FOWLP proporciona una gran cantidad de conexiones entre el paquete y el tablero de aplicación y, debido a que el sustrato es más grande que el troquel, el paso del troquel es en realidad más relajado.
Ejemplo de un paquete FOWLP
Integración heterogénea
La integración de diferentes componentes fabricados por separado en conjuntos de nivel superior puede mejorar la funcionalidad y las características operativas, de modo que los fabricantes de componentes semiconductores puedan combinar componentes funcionales con diferentes flujos de proceso en un solo conjunto.
La integración heterogénea es similar al sistema en paquete (SiP), pero en lugar de combinar múltiples matrices desnudas en un solo sustrato, combina múltiples IP en forma de Chiplets en un solo sustrato.La idea básica de la integración heterogénea es combinar múltiples componentes con diferentes funciones en el mismo paquete.
Algunos componentes técnicos de la integración heterogénea
hbm
HBM es una tecnología de almacenamiento de pila estandarizada que proporciona canales de gran ancho de banda para datos dentro de una pila y entre la memoria y los componentes lógicos.Los paquetes de HBM apilan la memoria y los conectan entre sí a través de TSV para crear más E/S y ancho de banda.
HBM es un estándar JEDEC que integra verticalmente múltiples capas de componentes DRAM dentro de un paquete, junto con procesadores de aplicaciones, GPU y SoC.HBM se implementa principalmente como un paquete 2.5D para servidores y chips de red de alta gama.La versión HBM2 ahora aborda las limitaciones de capacidad y frecuencia de reloj de la versión inicial de HBM.
Paquetes HBM
Capa intermedia
La capa intermediaria es el conducto a través del cual pasan las señales eléctricas desde la matriz o placa desnuda de múltiples chips en el paquete.Es la interfaz eléctrica entre los zócalos o conectores, permitiendo que las señales se propaguen más lejos y también se conecten a otros zócalos de la placa.
La capa intermediaria puede estar hecha de silicio y materiales orgánicos y actúa como un puente entre la matriz de múltiples matrices y el tablero.Las capas intermedias de silicio son una tecnología probada con alta densidad de E/S de paso fino y capacidades de formación de TSV y desempeñan un papel clave en el empaquetado de chips IC 2,5D y 3D.
Implementación típica de una capa intermedia particionada del sistema
Capa de redistribución
La capa de redistribución contiene las conexiones o alineaciones de cobre que permiten las conexiones eléctricas entre las distintas partes del paquete.Es una capa de material dieléctrico metálico o polimérico que se puede apilar en el paquete con un troquel desnudo, reduciendo así el espacio de E/S de conjuntos de chips grandes.Las capas de redistribución se han convertido en una parte integral de las soluciones de paquetes 2,5D y 3D, lo que permite que los chips se comuniquen entre sí mediante capas intermedias.
Paquetes integrados que utilizan capas de redistribución
TSV
TSV es una tecnología de implementación clave para soluciones de embalaje 2,5D y 3D y es una oblea rellena de cobre que proporciona una interconexión vertical a través de la matriz de la oblea de silicio.Recorre todo el troquel para proporcionar una conexión eléctrica, formando el camino más corto de un lado del troquel al otro.
Se graban orificios pasantes o vías hasta una cierta profundidad desde el lado frontal de la oblea, que luego se aísla y se llena depositando un material conductor (generalmente cobre).Una vez fabricado el chip, se adelgaza desde la parte posterior de la oblea para exponer las vías y el metal depositado en la parte posterior de la oblea para completar la interconexión TSV.
Hora de publicación: 07-jul-2023